Advanced BIOS SettingРасшіренние настройки BIOS, Системні плати, Залізо, статті

www.dars.com.ru




















































































































































































































































Options
Опція

Purpose
Призначення

Value
Значення

Location
Розміщення

Auto Configuration Включення і виключення автонастройки часових параметрів пам’яті. Більшість плат відомих виробників самі не погано налаштовують в режимі “Авто”. При вимкненій опції можлива настройка вручну. Enabled
Disabled
 
DRAM Timing Налаштування тимчасової характеристики запису / читання пам’яті. Чим менше цифра, тим швидше йде обмін з пам’яттю. Цю характеристику можна прочитати на самих мікросхемах пам’яті (Наприклад: -6 або -60 це 60ns) AUTO
70ns
60ns
50ns
 
L1 / L2 Cache Update Mode

  • WriteBack
    У схемі поновлення зі зворотним записом використовується біт “зміни” в поле тега. Цей біт встановлюється, якщо блок був оновлений новими даними і є більш пізнім, ніж його оригінальна копія в основній пам’яті. Перед тим як записати блок з основної пам’яті в кеш-пам’ять, контролер перевіряє стан цього біта. Якщо він встановлений, то контролер переписує даний блок в основну пам’ять перед завантаженням нових даних в кеш-пам’ять.
    Зворотній запис швидше наскрізний, так як зазвичай число випадків, коли блок змінюється і повинен бути переписаний в основну пам’ять, менше числа випадків, коли ці блоки прочитуються і перезаписуються.
    Однак зворотна запис має кілька недоліків. По-перше, все змінені блоки повинні бути переписані в основну пам’ять перед тим, як інший пристрій зможе отримати до них доступ. По-друге, у разі катастрофічного відмови, наприклад, відключення живлення, коли вміст кеш-пам’яті втрачається, але вміст основної пам’яті зберігається, не можна визначити, які місця в основної пам’яті містять застарілі дані. Нарешті, контроллер кеш-пам’яті для зворотного запису містить більше (і більш складних) логічних мікросхем, ніж контролер для наскрізний запису. Hаприклад, коли система зі зворотним записом здійснює запис зміненого блоку в пам’ять, то вона формує адресу запису з тега і виконує цикл зворотного записи точно так само, як і знову запитуваний доступ.
  • WriteTrhu
    Наскрізна запис.
    При оновленні кеш-пам’яті методом наскрізної записи контролер кеш-пам’яті одночасно оновлює вміст основної пам’яті. Інакше кажучи, основна пам’ять відображає поточний зміст кеш-пам’яті. Швидке оновлення дозволяє перезаписувати будь-який блок в кеш-пам’яті в будь-який час без втрати даних. Система з наскрізною записом проста, але час, необхідний для запису в основну пам’ять, знижує продуктивність і збільшує кількість звернень по шині (що особливо помітно з мультизадачності системі).
    Буферизованная наскрізна запис.
    З схемою оновлення з буферизують наскрізний записом будь-який запис в основною пам’ять буферизується, тобто інформація задер проживати в кеш-пам’яті перед записом в основну пам’ять (схеми кеш-пам’яті управляють доступом до основної пам’яті асинхронно по відношенню до роботи процесора). Потім процесор починає новий цикл до завершення циклу запису в основну пам’ять. Якщо за записом слід читання, то це кеш-попадання, так як читання може бути виконано в той час, коли контролер кеш-пам’яті зайнятий оновленням основної пам’яті. Ця буферизація дозволяє уникнути зниження продуктивності, характерного для системи з наскрізною записом.
    У цього методу є один суттєвий недолік. Так як зазвичай буферизується тільки одиночна запис, то дві послідовні записи в основну пам’ять вимагають циклу очікування процесора. Крім цього, запис з пропущеним подальшим читанням також вимагає очікування процесора. Стан очікування – це внутрішній стан, в яке входить процесор при відсутності синхронизирующих сигналів. Стан очікування використовується для синхронізації процесора з повільною пам’яттю.
WriteBack
WriteThru
 
L2 (WB) Tag Bit Length Ця опція використовується для установки кеш-пам’яті в WriteBack моду. При виборі 7bit – WriteBack, при 8bit – WriteTrhu. Ця опція присутня в BIOS якщо немає преддидущей опції і виконує те-ж саме. Так-таки іноді пишеться як 7 +1 або 8 +0. Тобто робота кешу вирівняного на байт. 7 bit
8 bit
 
DRAM RAS# Precharge Time Має сенс тільки на старих 486 і нижче. У сучасних машинах цієї настройкою керує саме CPU. DRAM RAS # – лінія даних пам’яті, сигнал вибору рядка (Row Access Strobe). Змінюючи цей параметр – можна змінити час зайнятості процесора на виконання математичних операцій. Чим нижче значення – тим вище проізводітелность. Змінюючи це значення в сучасних комп’ютерах ви нічого не отримаєте, але можливі і проблеми якщо у Вас одночасно стоять різні типи пам’яті. Рекомендоване значення – AUTO або за замовчуванням.    
Turbo Read Leadoff (TRL) (?) При включенні даної опції здійснюється обхід першого вхідного регістра конвеєра даних пам’яті, в результаті в 1 HCLK відбувається синхронізація. TRL може встановлюватись тільки при включеному кеш. Якщо ERRCMD [1:0] не 00 – дана опція не встановлюється. При шині 50/60MHz можлива установка як Speculative Leadoff так і Turbo Read Leadoff. При шині 66MHz тільки Speculative Leadoff    
Fast RAS to CAS Delay Сумарна кількість циклів яке буде прийнято за сигнал доступу до стовпцю (CAS), наступний за сигналами доступу до рядка (RAS). Чим менше значення тим швидше. Значення залежить від якості і типу пам’яті. Після установки значення необхідно тестування підсистеми пам’яті.    
DRAM Read Burst (EDO/FP) Більшість звернень до пам’яті відбувається типу Burst. Це пов’язано з кешуванням читання пам’яті. Так-як читається не один байт (слово, довге слово) а відразу 4 або 8 послідовних довгих слів (DWORD) в рядку. Це прискорює читання так як адреса передається один раз і далі дані послідовно читаються з одного рядка. У циклах читання це виглядає як: x-y-y-y для Normal Burst, або як: x-y-y-y-z-y-y-y для Back-to-Back Burst. Для пам’яті з конвеєрної організацією це виглядає як:
3-1-1-1 або 3-1-1-1-1-1-1-1. Якщо в кеш-пам’яті процесора ці величини не регулюються, то при роботі з пам’яттю це можливо змінювати. Чим менше ці величини, тим швидше читання з пам’яті. Для EDO значення нижче, ніж для FPRAM. Рекомендації Intel









































Чіпсет

FPRAM

EDO

SDRAM

430FX 7-3-3-3 7-2-2-2  
430VX 6-3-3-3 6-2-2-2 7-1-1-1
430HX 5-3-3-3 5-2-2-2  
430TX 5-3-3-3 5-2-2-2 5-1-1-1
440BX     x-1-1-1
440EX     x-1-1-1
440GX     x-1-1-1
   
DRAM R/W Leadoff Timing Це значення “x” з вищевказаного прикладу. Чим нижче значення тим швидше робота з пам’яттю.    
DRAM Write Burst Timing Тип запису в пам’ять. Аналогічно читання з пам’яті. Чим менше значення – Тим вище проізводітелность.    
Turbo Read Pipelining (???)    
Speculative Lead Off Подача сигналу попереджувального читання, до повного декодування адреси. Зменшує загальний час читання з пам’яті. Засноване на використанні можливостей кешування пам’яті. Доступно з чіпсетів 430HX і вище. Включення цієї опції прискорює читання з пам’яті. Enabled
Disabled
 
Fast MA to RAS# Delay CLK Величина затримки між кінцем циклу читання рядка (RAS) і активізації адресної шини пам’яті. 1 CCLK
2 CCLK
 
Fast EDO Path Select Вибір укороченого маршруту читання CPU з EDO пам’яті для попереджувальних циклів. Зменшує час очікування для операції читання. В положенні вимкненому, якщо встановлені швидкі цикли читання. Enabled
Disabled
 
Refresh RAS# Assertion Кількість циклів читання рядка (RAS) для видачі сигналу поновлення динамічного ОЗУ (Refresh). За замовчуванням: 5 1-10  
ISA Bus Clock Стандартна частота шини ISA: 8,3 MHz. У деяких реалізаціях через BIOS можлива зміна частоти шини через зміну коофіціента дільника системної шини. Наприклад системна шина работатет на частоті 33MHz, тоді при установці дільника 1/3 – частота на ISA буде 11MHz. Це прискорює роботу багатьох ISA пристроїв, але з іншого боку вони можуть взагалі не заробити або працювати з помилками. 1/2
1/3
1/4
 
System BIOS Cacheable При включеному положенні кешується не тільки основна пам’ять, а й область BIOS Enabled
Disabled
 
Video BIOS Cacheable При включеному положенні кешується не тільки основна пам’ять, а й область Video BIOS Enabled
Disabled
 
8 Bit I/O Recovery Time & 16 Bit I/O Recovery Time Значення в циклах таймера на затримку між двома командами при доступі до портів I / O. Чим нижче значення, тим швидше йде доступ до портів вводу-виводу.    
Peer Concurrency & Chipset NA# Asserted Паралельна обробка на шині PCI. Прискорює роботу PCI пристроїв, але можливо знайдуться пристрої які не зможуть працювати при цій опції. Оптимальне значення: Enabled. Якщо ця опція включена то CPU може виконувати цикли DRAM/L2, коли non-PHLD провідні PCI пристрої виконують неблокуючим цикли між іншими рівними PCI-пристроями. CPU-to-PCI цикли є блокуючими (BRDY # зупинений) і виводяться на шину з певною послідовністю. Якщо ця опція відключена то CPU буде блокований на час обмін по шині PCI. Enabled
Disabled
 
Опції кешування
1MB Cache memory (???) Enabled
Disabled
 
Alt Bit in Tag RAM Визначає спосіб збереження інформації в кеш-пам’яті другого рівня (L2). 7 +1 – визначає WriteBack спосіб. 7+1 bits
8+0 bits
 
Block-1 Memory Cacheable Вибирається Yes – якщо треба кешувати Local Memory Access Block-1 Yes
No
 
Burst Copy-Back Option Enabled – при читанні процесором пам’яті в кеш, якщо стався промах, то чіпсет ініціалізує повторне читання (в Burst режимі) Enabled
Disabled
 
Burst SRAM Burst Cycle Визначає режим читання і запису кеш-пам’яті другого рівня (L2) в Burst режимі. Чим нижче значення, тим вища продуктивність. 4-1-1-1
3-1-1-1
 
Burst Write Enabled – Процесор пише в кеш-пам’яті другого рівня (L2) в режимі
Burst
Enabled
Disabled
 
CPU Cycle Cache Hit WS Normal – використовувати звичайний рефреш для поновлення кеш-пам’яті другого рівня (L2) Normal
Fast
 
CPU Write Back Cache

  • Enabled: Для внутрішнього кеша (L1) використовується метод
    WriteBack.
  • Disabled: Для внутрішнього кеша (L1) використовується метод
    WriteThrough.
Enabled
Disabled
 
C000 Cacheable Кешування області C000-C7FF (Області видеобиоса). Enabled
Disabled
 
C000 Shadow Cacheable Кешування області C000-C7FF (Області видеобиоса). Enabled
Disabled
 
Cacheable Range Встановлює область кешування для system-BIOS або BIOS додаткових пристроїв 0..8MB
0..128MB
 
Cache Burst Read Процесор читає з кеш-пам’яті другого рівня (L2) в режимі Burst за один (1T) або два цикли (2T) 1T
2T
 
Cache Burst Read Cycle Процесор читає з кеш-пам’яті другого рівня (L2) в режимі Burst за один (1CCLK) або два цикли (2CCLK) 1CCLK
2 CCLK
 
Cache Early Rising

  • Enabled: Використання методу запису в кеш другого рівня ( L2) по зрізу посиленого імпульсу.
    Підвищує продуктивність.
  • Disabled: Використовується стандартний метод запису.
Enabled
Disabled
 
Cache Read Timing / Cache Read Wait States Затримка на читання кеш-пам’яті другого рівня (L2) в wait-states 0WS
1WS
 
Cache Tag Hit Wait States Установка кількість wait-states для читання кеш-пам’яті другого рівня
(L2)
0WS
1WS
 
Cache Timing Control Установка швидкості читання / запису кеш-пам’яті другого рівня (L2) Fast
Medium
Normal
Turbo
 
Cache Update Policy Установка методу кешування кеш-пам’яті другого рівня (L2) WriteBack
WriteTrhu
 
Cache Update Scheme Установка методу кешування кеш-пам’яті другого рівня (L2) WriteBack
WriteTrhu
 
Cache Scheme Установка методу кешування кеш-пам’яті другого рівня (L2). W / B with dirty – використовується метод WriteBack c з поділом tag-бітів і dirty-бітів. WriteBack
WriteTrhu
W/B with dirty
 
Cache Write Policy Установка методу кешування кеш-пам’яті другого рівня (L2) WriteBack
WriteTrhu
 
Cache Write Cycle Установка кількості циклів процесорного часу для запису в кеш-пам’яті другого рівня (L2). Чим менше значення – тим вище продуктивність. 2T
3T
 
Cache Write Timing Установка швидкості запису в кеш-пам’яті другого рівня (L2) 0WS
1WS
 
Cache Write Wait States Установка кількість wait-states для запису в кеш-пам’яті другого рівня (L2) 0WS
1WS
 
Combine Alter & Tag Bits   Combine
Separate
 
Dirty pin selection   I/O
IN
 
System type

  • UP: однопроцесорна система
  • DP: двопроцесорний система
UP
DP

Схожі статті:


Сподобалася стаття? Ви можете залишити відгук або підписатися на RSS , щоб автоматично отримувати інформацію про нові статтях.

Коментарів поки що немає.

Ваш отзыв

Поділ на параграфи відбувається автоматично, адреса електронної пошти ніколи не буде опублікований, допустимий HTML: <a href="" title=""> <abbr title=""> <acronym title=""> <b> <blockquote cite=""> <cite> <code> <del datetime=""> <em> <i> <q cite=""> <s> <strike> <strong>

*

*